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Protel&Nexar上机操作手册

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Protel&Nexar上机操作手册
--------- 基于Nanoboard NB1系统验证板
1,实战一:用VHDL语言创建4选一多路选择器
2,实战二:用Verilog

HDL语言创建4选一多路选择器
3,实战三:建立VHDL测试平台
4,实战四:原理图与硬件描述语言混合输入设计 ―― NanoBoard NB1上LED显示示例
5,实战五:

用虚拟仪器中的IO模块验证通用8位乘法器
6,实战六:利用逻辑分析仪构建片上验证平台 ―― 用逻辑分析仪采集计数器的输出信号
7,实战七:利用Nexar提供的51处理器内核构建PS2接口设计
8,实战八:利用Nexar提供的实时操作系统RTOS51建立多线程示例
9,实战九:用户自定义的IP Core设计
附录:关联示例说明
前言:
Altium公司上海代表处鉴于Nexar这款嵌入式系统EDA设计工具在数字可编程逻辑
器件上设计逻辑电路和在内嵌的微处理器内核上设计嵌入式软件的特性,并结合Altium
公司的Nanoboard NB1系统验证板,列举出以下示例,帮助用户更好的学习,理解Nexar
在设计中的发挥的作用.
由于编者的水平有限,加之时间仓促,本手册难免有错误和不妥之处,读者批评
指正.
用户可以浏览下面的网站同步更新Altium公司的软件:
英文网站:www.altium.com
中文网站:www.altium.com.cn
并可通过电子信箱和电话获取本地技术支持:
电子邮箱:support@altium.com.cn
电话:021-68764016
实战一:用VHDL语言创建4选一多路选择器
在本例中将用Nanoboard NB1系统验证板上的8位拨码开关和8位发光两
极管来验证用VHDL硬件描述语言创建的多路选择器模块.
实验需求:Nexar,Nanoboard NB1和示波器
实验目的:
VHDL源码:
---------------------------------------------------------------------------
--- SubModule MUX41
---------------------------------------------------------------------------
-Library IEEE;
Use IEEE.Std_Logic_1164.all;
entity MUX41 is port -- MUX41模块端口定义
(
a : in std_logic;
b : in std_logic;
c : in std_logic;
d : in std_logic;
sel : in std_logic_vector(0 to 1);
out_1 : out std_logic_vector(7 downto 0)
) ;
end MUX41;
---------------------------------------------------------------------------
-architecture Structure of MUX41 is
-- Component Declarations
-- Signal Declarations
begin
process(a,b,c,d,sel)
begin
case sel i s - - 多条件选择
when "00" =>out_1(0)out_1(2)out_1(4)out_1(6)<=d;
end case;
end process;
end Structure;
上机操作过程:
a, 建立一个FPGA工程,命名为FPGA_VHDL_MUX.prjfpg
b, 在工程中新建一个原理图文件和VHDL文件,分别命名为VHDL_MUX.schdoc和
MUX41.vhd,在添加库中对应FPGA的约束文件,NB1_6_EP1C12Q240.constraint
c, 在原理图文件中,利用菜单Design中Create Sheet Symbol from Sheet命令,
然后在弹出的窗口中选择文件MUX41.vhd,则生成一个如下图的图表符
d, 利用菜单Project中的Configuration Manager命令,然后在弹出的窗口中,添
加一个Configurations,并选中
e, 最后,在系统控制窗口中完成从编译到下载后,利用Nanoboard NB1板验证设计
实战二:用Verilog HDL语言创建4选一多路选择器
在本例中将用Nanoboard NB1系统验证板上的8位拨码开关和8位发光两
极管来验证用Verilog HDL硬件描述语言创建的多路选择器模块.
实验需求:Nexar,虚拟仪器IO模块,Nanoboard NB1和示波器
实验目的:
Verilog HDL源码:
module mux(EN ,IN0 ,IN1 ,IN2 ,IN3 ,SEL ,OUT );
input EN ;
input [7:0] IN0 ,IN1 ,IN2 ,IN3 ;
input [1:0] SEL ;
output [7:0] OUT ;
reg [7:0] OUT ;
always @(SEL or EN or IN0 or IN1 or IN2 or IN3 )
begin
if (EN == 0) OUT = {8{1'b0}};
else
case (SEL )
0 : OUT = IN0 ;
1 : OUT = IN1 ;
2 : OUT = IN2 ;
3 : OUT = IN3 ;
default : OUT = {8{1'b0}};
endcase
end
endmodule
上机操作过程:
a, 建立一个FPGA工程,命名为FPGA_Verilog_MUX.prjfpg
b,在工程中新建一个原理图文件和Verilog HDL文件,分别命名为
Verilog_MUX.schdoc和MUX.v,在添加库中对应FPGA的约束文件,
NB1_6_EP1C12Q240.constraint
c, 在原理图文件中,利用菜单Design中Create Sheet Symbol from Sheet命令,
然后在弹出的窗口中选择文件MUX.v,则生成一个如下图的图表符
d,利用菜单Project中的Configuration Manager命令,然后在弹出的窗口中,
添加一个Configurations,并选中
e, 最后,在系统控制窗口中完成从编译到下载后,利用Nanoboard NB1板验证设计
实战三:建立VHDL测试平台
在VHDL设计中,建立测试平台(Test benches)有三种途径:a,表格化的测试矢量
嵌入到测试平台中;b,建立单独的测试矢量表文件;c,利用特定算法来计算预期输出并
将它与实际输出结果进行比较.结合BCD码计数器介绍在Nexar中建立VHDL测试平台
的过程.下面是BCD码计数器的源代码.
实验需求:Nexar
实验目的:利用Nexar中VHDL测试平台生成工具,创建VHDL测试平台
VHDL源码:
-- BCD.VHD
-- Binary Coded Decimal Counter (0-9) with RCO
----------------------------------------------------------------
library IEEE;
use IEEE.STD_LOGIC_1164.all;
use ieee.std_logic_unsigned.all;
--------------------BCD-----------------------------------------
entity BCD i s - - 申明实体BCD码计数器
port(CLEAR,CLOCK,ENABLE: in std_logic;
RCO: out std_logic;
OCD: out std_logic_vector(3 downto 0));
end;
architecture RTL of BCD is
signal CURRENT_COUNT,NEXT_COUNT: std_logic_vector(3 downto 0);
begin
REGISTER_BLOCK: process (CLEAR,CLOCK,NEXT_COUNT)
begin
if (CLEAR='1') then
CURRENT_COUNT<=x"0";
elsif (CLOCK='1' and CLOCK'event) then
CURRENT_COUNT<=NEXT_COUNT;
end if;
end process;
BCD_GENERATOR: process (CURRENT_COUNT,ENABLE) - - 生成BCD码
begin
if (CURRENT_COUNT=x"9") and (ENABLE='1') then
NEXT_COUNT<=x"0";
RCO <= '1';
else
if (ENABLE='1') then
NEXT_COUNT <= CURRENT_COUNT + 1;
else
NEXT_COUNT <= CURRENT_COUNT;
end if;
RCO <= '0';
end if;
end process;
OCD CLEAR,
CLOCK => CLOCK,
ENABLE => ENABLE,
URCO => URCO,
PARITY => PARITY,
UPPER => UPPER,
LOWER => LOWER
) ;
-- 以上的描述可以通过Nexar 的VHDL测试平台生成工具,自动生成
STIMULUS0:process -- 用户自定义仿真信号发生状态
begin
ENABLE <= '1';
CLEAR <= '1';
wait for 1 ns;
CLEAR <= '0';
wait;
end process;
CLK0:process -- 用户自定义仿真时钟
begin
CLOCK <= '1';
wait for 10 ns;
CLOCK Convert->Create VHDL
TestBench ;以及在VHDL编辑环境中通过菜单Design -> Create VHDL Testbench命令,由
系统自动生成相应的VHDL测试平台.其后,用户只需要在测试平台文件中添加仿真控制条件.在测试
平台下至少,需要定义测试实体的输入端口状态.
实战四:原理图与硬件描述语言混合输入设计 ―― NanoBoard NB1上LED显示示例
LED发光两极管追踪器设计示例将演示利用4bit宽8bit长的移位寄存器来驱动
Nanoboard NB1系统验证平台上的8个发光两极管.为此,用户可以更好的了解在Nexar
中原理图设计和硬件描述语言设计输入,各自的优点,通过Altium为用户提供大量的预
验证的独立于芯片原厂商的IP元器件,再结合用户设计的独特逻辑模块,并利用虚拟仪
器及Nanoboard NB1,最大限度的加速系统方案的验证及设计.
实验需求:Nexar,虚拟仪器,Nanoboard NB1,FPGA通用器件库
实验目的:全面掌握在Nexar中完成FPGA的数字逻辑电路设计及系统交互式验证等功能
实验描述:
在示例目录下,打开工程FPGA_LedChaser_Nanoboard.prjfpg,然后在工程栏内,打
开顶层原理图,可以看到用类似于传统的板级电路设计的方式,通过网络标示和元器件间
的连接,搭建起了LED发光两极管追踪器的外围电路.接下来,利用层次切换工具,
点击图表符U_DRIVERS进入下层设计原理子图,依次,最后打开一个VHDL硬件描述
语言设计的LED脉宽编码盘源文件.
在本示例的顶层原理图中,用户可以通过标注来理解对应的逻辑模块所实现的功能;
实战五:利用虚拟仪器中的IO模块验证通用8位乘法器
通过本示例,用户将了解Nexar提供的虚拟仪器,对系统设计方案的交互
式验证所带来的直观和便捷.
实验需求:Nexar,虚拟仪器,Nanoboard NB1
实验目的:理解虚拟仪器IO模块在系统验证中的作用
实验描述:
通过两个8bit的IO模块,一个8bit乘法器和一个16bit的IO模块就能在
完成编译,综合,布局布线后,最终将系统本示例下载到Nanoboard NB1板上,
通过打开虚拟仪器的操作面板,就可以直观地观察到两个8bit的数字通过8bit
的乘法器后,得到在16位IO模块上显示的乘积.
注:要使用Altium提供的虚拟仪器均需要在系统设计中,添加Nexus协议链.
实战六:利用逻辑分析仪构建片上验证平台 ―― 用逻辑分析仪采集计数器的输出信号
逻辑分析仪主要通过捕获数字信号电平,生成对应的泼形显示或数据文本,进行系统
分析.在Nexar中可以用逻辑分析仪对数字可编程逻辑器件内部信号状态进行评估,帮助
设计者很快发现设计中存在问题的原因.Altium提供的逻辑分析仪的存储深度可以由用户
定义从1K到几M,允许设计者在设计中用探针的方式探查内部信号状态.
实验需求:Nexar,虚拟仪器逻辑分析仪,NanoBoard NB1
实验目的:掌握逻辑分析仪在Nexar嵌入式系统验证的功能
实验描述:
在本设计中,利用计数器IP采集板上时钟,并将频率转化成二进制代码,用逻辑分
析仪捕获,并利用Neuxs接口协议将采集的数据以图形的形式显示出来.当完成设计下载
后,可以在系统控制窗口内双击逻辑分析仪图标,打开逻辑分析仪控制面板,点击Show
Panel命令按钮,打开逻辑分析仪采集窗口,可以通过设置触发条件来控制采集的数据.
最后,点击Arm命令按钮,开始捕获数据,并且在新建的波形窗口中图形显示采集数据.
实战七:利用Nexar提供的51处理器内核构建PS2接口设计
Nexar中提供的嵌入式处理器内核包括8051系列,Z80系列,PIC165x系
列和兼容于MIPS R3000的32位微控制器,PS2键盘或鼠标接口可以连接支持
PS2串口通讯协议的外设,LCD字符显示屏将PS2外设传输的数据显示出来.
实验需求:Nexar,Nanoboard NB1和软件设计
实验目的:掌握嵌入式处理器内核的基本设计模式和理解LCD和PS2 Drv功
能器件的设计
实验描述:
通过PS2接口的数据由PS2 Drv将串行数据转换成并行数据后,直接传输
到8051微处理内核的P2端口,然后通过8051微处理器转换成LCD Drv可以
识别的数据流,从而在LCD面板上显示出来.在整个系统设计中,当PS2接
口有数据输入时,将产生一个中断信号,然后在8051微处理器内的中断服务
程序内完成对数据的处理及输出.
实战八:利用Nexar提供的实时操作系统RTOS51建立多线程示例
首先,让我们来系统的了解基于 RTOS 51 的嵌入式系统是如何通过 Nexar
开发环境构建而成的;

上图清晰的描述了Nexar开发环境集成了完整的嵌入式系统设计功能;在
控制软件的设计中,用户可以通过调用OIL文件来初始化RTOS应用环境;然
后将用户自定义函数,RTOS函数及用户设计源码进行编译,链接,调试等步
骤,最终生成执行代码.
RTOS文件
c_*.c c_*.h
t_*.c t_*.h
OIL文件(*.oil)自定义函数(*.h)用户设计源码(*.c)
OIL编译器(TOC)
系统配置文件
g_conf.c g_conf.h
g_isrframe.c g_conf_types.h
flag.h 详见附录
编译 ----------------- 编译
文件集成文件集成
集成 ----------------- 集成
目标文件重定位
目标文件重定位目标代码
RTOS库
链接描述文件
(*.ls1)
链接器(linker)
调试
执行环境
实验需求:Nexar,RTOS51
实验目的:掌握利用实时操作系统开发多线程嵌入式软件设计
实验描述:
在Nexar中创建基于RTOS的嵌入式系统工程,需要创建一个嵌入式工程,
其中包括一个用户配置文件(user.oil),用户设计源文件(*.c,*.h);并在系
统配置选项中设定编辑,编译,链接及调试环境参数.当修改用户配置文件
(user.oil),系统将会在目标代码中重建RTOS库.完成嵌入式系统工程编译
后,TASKING调试器可以利用ORTI协议(OSEK实时接口协议)完成嵌入式
系统的实时调试.同时,在Nexar中支持软件的仿真调试功能.
1,在文档mymain.c中编写用户源代码如下;
#include //OSEK/OSEK.H RTOS51内核系统函数头文件
DeclareTask(task0); //申明任务0
DeclareTask(task1); //申明任务1
DeclareTask(task2) ; / /申明任务2
DeclareEvent(EV0); //定义事件0
DeclareEvent(EV1) ; / /定义事件1
DeclareAppMode(Ap1) ; / /定义任务运行模式
int main(int argc)
{
(void)argc; / /系统传递参数 argc
StartOS(Ap1); //调用系统函数 StartOS()
return 1;
}
TASK(task0) //任务0子程序代码
{
EventMaskType event;
ActivateTask(task1); //调用任务1子程序
while(1)
{
WaitEvent(EV0 | EV1); //调用系统事件判定函数 WaitEvent()
GetEvent(task0,&event); //调用系统事件传递函数GetEvent()
ClearEvent(event); //调用系统事件释放函数 ClearEvent()
if(event & EV0)
{
ActivateTask(task2); //调用任务2子程序
}
else if (event & EV1)
{
ActivateTask(task1); //调用任务1子程序
}
}
}
TASK(task1) //任务1子程序代码
{
SetEvent(task0,EV0);
TerminateTask();
}
TASK(task2) / /任务2子程序代码
{
SetEvent(task0,EV1);
TerminateTask();
}
2,在文档myrtos.oil中编写用户配置文件;
#include //OSEK/OSEK.OIL RTOS51内核系统配置文件
CPU myRTOS //构架一个基于RTOS的应用代码myRTOS
{
OS StdOS //定义一个基于RTOS的操作系统结构StdOS
{
/* All debug switches are enabled */
STATUS = EXTENDED; //
STARTUPHOOK = FALSE;/*TRUE;*/ //上电自加载函数使能
ERRORHOOK = FALSE; / /错误信息函数使能
SHUTDOWNHOOK = FALSE; / /关闭函数使能
PRETASKHOOK = FALSE; / /预先定义任务调用函数使能
POSTTASKHOOK = FALSE; / /已调用任务函数使能
USEGETSERVICEID = FALSE; / /用户收发函数调用使能
USEPARAMETERACCESS = FALSE; / /
USERESSCHEDULER = FALSE; / /用户任务调用计划函数使能
/* tetris does not undergo application resets */
MULTISTART = FALSE; / /多任务控制使能
/* shuts down the system in case of stack overflow */
STACKMONITOR = TRUE; / /堆栈监控使能
/* let us have ORTI information */
ORTI = TRUE; //ORTI协议调用使能(注:运行debug时,需设定为true)
EVENT EV0; //定义事件0
EVENT EV1; //定义事件1
APPMODE Ap1; //定义运行模式
TASK task0 //设定任务0的运行模式
{
PRIORITY = 9; //优先级设定1-255,越大表示优先级高
SCHEDULE = FULL; //执行任务计划
ACTIVATION = 1; //激活状态
AUTOSTART = TRUE {APPMODE=Ap1;}; //自动调用,true表示任务系
统自动调用功能使能
EVENT = EV0; //定义任务中运行的事件
EVENT = EV1;
} ;
TASK task1 //设定任务1的运行模式
{
PRIORITY = 5;
SCHEDULE = FULL;
ACTIVATION = 1;
AUTOSTART = FALSE;
} ;
TASK task2 //设定任务2的运行模式
{
PRIORITY = 5;
SCHEDULE = FULL;
ACTIVATION = 1;
AUTOSTART = FALSE;
} ;
};
实战九:用户自定义的IP Core设计
IP Core必须是完整的,经过全面验证的,才能顺利地集成到应用项目中
去.项目模板一般包含几个方面的内容:项目定义,接口说明,系统结构和模
块,设计文档说明,测试验证报告,约束和实现,版本说明,试用评价以及参
考文献等.Altium公司在Nexar中提供了IP Core设计项目,用户通过建立一
个IP Core项目,并在项目中添加验证过的HDL源码或数字逻辑功能模块,
最后生成针对一款或多款型号FPGA器件的元件符号,用于加速IP Core在系
统设计中的应用.
实验需求:Nexar,FPGA通用元件库
实验目的:掌握在Nexar中建立IP Core的方法
实验描述:
在本示例实现由Altium公司提供的FPGA通用元件库中的预综合,验证过
的元件创建一个4x4键盘控制模块.端口共包括4位列输入,4位行输出,1MHz
频率输入,4位按键数据输出,复位信号输入和按键标志输出.结构框图如下:
按键标示寄存器
反转电路
按键寄存器
42编码器
时钟分频电路二进制计数器24解码器
31Hz
244Hz
CLK
CLK
CLR
CLR RST
COL[3..0]
CLK_1MHz
KEY[3..0]
ROW[3..0]
VALIDKEY
附录:关联示例说明
在随本手册的示例文件夹Lab Manual中包含了全部九示例的项目工程,
以方便对照上机操作时用.
示例一可参照HDL Design文件夹中的项目;
示例二可参照HDL Design文件夹中的项目;
示例三可参照VHDL Simulation文件夹中的项目;
示例四可参照FPGA Hardware文件夹中的项目
;
示例五可参照FPGA Hardware文件夹中的项目
;
示例六可参照FPGA Hardware文件夹中的项目
;
示例七可参照FPGA Processor文件夹中的项目
;
示例九可参照FPGA Core Integration文件夹中的项目
;

pdf文档的标签： Protel 操作手册上机 Nexar

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